Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

Wyszukujesz frazę "logic synthesis" wg kryterium: Temat


Wyświetlanie 1-25 z 25
Tytuł:
Dekompozycja funkcjonalna z wbudowanym kodowaniem wejść dla układów FPGA opartych o komórki LUT
An Integrated Input Encoding and Symbolic Functional Decomposition for LUT-Based FPGAs
Autorzy:
Deniziak, S.
Wiśniewski, M.
Data publikacji:
2008
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
dekompozycja funkcji symbolicznych
FPGA
synteza logiczna
functional decomposition
logic synthesis
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Synteza logiczna układu realizującego zespół funkcji przełączających z użyciem bramek XOR w strukturach CPLD
Logic Synthesis of a multi-output switching function for CPLDs based on utilization of XOR gates
Autorzy:
Kania, D.
Grabiec, W.
Data publikacji:
2009
Wydawca:
Wojskowa Akademia Techniczna im. Jarosława Dąbrowskiego
Tematy:
synteza logiczna
dekompozycja
odwzorowanie technologiczne
logic synthesis
decomposition
technology mapping
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Dynamicznie rekonfigurowalny sterownik logiczny - łatwo programowalna architektura
Dynamically reconfigurable logic controller - architecture of improved programmability
Autorzy:
Milik, A.
Data publikacji:
2009
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
sterownik programowalny
dynamiczna rekonfiguracja
FPGA
synteza logiczna
PLC
dynamic reconfiguration
logic synthesis
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Rozproszony system sterowania o architekturze GALS projektowany z wykorzystaniem sieci Petriego
Distributed control system with GALS architecture with use of Petri net
Autorzy:
Bukowiec, A.
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
dekompozycja
FPGA
sieć Petriego
sterownik logiczny
synteza logiczna
decomposition
Petri net
logic controller
logic synthesis
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Implementacja wyrażeń arytmetycznych w rekonfigurowalnych sterownikach logicznych
On arithmetic operation implementation in a reconfigurable logic controller
Autorzy:
Milik, A.
Pułka, A.
Data publikacji:
2011
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
sterownik programowalny
FPGA
synteza logiczna wysokiego poziomu
arytmetyka
układy rekonfigurowalne
PLC
high level logic synthesis
arithmetic
reconfigurable hardware
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Realizacja dekodera adresów z zastosowaniem w pełni określonych funkcji boolowskich
Address Generator Realization Using Completely-Specified Boolean Functions
Autorzy:
Majchrzyk, M.
Borowik, G.
Darakchiev, R.
Data publikacji:
2008
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
synteza logiczna
generator adresu
układy sekwencyjne
dekompozycja
FPGA
pamięci wbudowane
komórka logiczna
logic synthesis
Address Generator
finite state machine
decomposition
embedded memories
logic cell
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Synteza diagramu LD z operacjami arytmetycznymi przeznaczona dla układów FPGA
LD synthesis with arithmetic operations for FPGA
Autorzy:
Milik, A.
Data publikacji:
2012
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
sterownik programowalny
diagram stykowy
LD
FPGA
synteza logiczna wysokiego poziomu
arytmetyka
układy rekonfigurowane
PLC
ladder diagram
high level logic synthesis
arithmetic
reconfigurable hardware
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Synteza wielowyjściowych układów logicznych prowadząca do wykorzystania wspólnych bloków logicznych
Multi-output logic devices synthesis utilizing common logic blocks
Autorzy:
Opara, A.
Kania, D.
Data publikacji:
2007
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
dekompozycja
wielokorzeniowe binarne diagramy decyzyjne (BDD)
synteza programowalnych układów logicznych
decomposition
shared binary decision diagrams (SBDD)
programmable logic devices synthesis
Dostawca treści:
Biblioteka Nauki
Artykuł
Tytuł:
Metoda reprezentacji pośredniej programu PLC opisanego za pomocą języków LD i SFC na potrzeby syntezy sprzętowej
A common intermediate representation of LD and SFC programs for hardware synthesis purposes
Autorzy:
Milik, A.
Data publikacji:
2013
Wydawca:
Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:
sterownik programowalny
diagram stykowy
LD
sekwencyjny schemat funkcji
SFC
synteza logiczna wysokiego poziomu
graf przepływu danych
DFG
FPGA
układy rekonfigurowane
PLC
high level logic synthesis
DFG (data flow graph)
data flow graph
ladder diagram
Dostawca treści:
Biblioteka Nauki
Artykuł
    Wyświetlanie 1-25 z 25

    Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies

    Prześlij opinię

    Twoje opinie są dla nas bardzo ważne i mogą być niezwykle pomocne w pokazaniu nam, gdzie możemy dokonać ulepszeń. Bylibyśmy bardzo wdzięczni za poświęcenie kilku chwil na wypełnienie krótkiego formularza.

    Formularz