Informacja

Drogi użytkowniku, aplikacja do prawidłowego działania wymaga obsługi JavaScript. Proszę włącz obsługę JavaScript w Twojej przeglądarce.

English (EN)·Polski (PL)·Yкраїнський (UK)
Przejdź do strony domowej biblioteki Warmińsko-Mazurska Biblioteka Pedagogiczna w Olsztynie Link otwiera się w nowym oknie Logo biblioteki Prolib Integro - strona głównaWarmińsko-Mazurska Biblioteka Pedagogiczna w Olsztynie

Wyszukujesz frazę "logic synthesis" wg kryterium: Temat

  Lista filtrów
Wyrównaj
    Wyświetlanie 1-36 z 36
    Tytuł:
    Synteza układów kombinacyjnych na jednym uniwersalnym układzie PAL z wykorzystaniem montażowego łączenia wyjść
    Synthesis of combinatorial logic on single PAL device using wired-or method of PAL outputs joining
    Autorzy:
    Solov'ev, V.
    Klimowicz, A.
    Data publikacji:
    2002
    Wydawca:
    Politechnika Białostocka. Oficyna Wydawnicza Politechniki Białostockiej
    Tematy:
    synteza logiczna
    układy kombinacyjne
    logic synthesis
    combinatorial logic
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Szczegóły
    Tytuł:
    Utilizing Common Information in Disjoint Decomposition of Multioutput Boolean Functions
    Wykorzystanie wspólnej informacji w dekompozycji rozłącznej wielowyjściowych funkcji boolowskich
    Autorzy:
    Morawiecki, P.
    Rawski, M.
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    synteza logiczna
    dekompozycja funkcjonalna
    logic synthesis
    functional decomposition
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Szczegóły
    Tytuł:
    Dekompozycja funkcjonalna z wbudowanym kodowaniem wejść dla układów FPGA opartych o komórki LUT
    An Integrated Input Encoding and Symbolic Functional Decomposition for LUT-Based FPGAs
    Autorzy:
    Deniziak, S.
    Wiśniewski, M.
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    dekompozycja funkcji symbolicznych
    FPGA
    synteza logiczna
    functional decomposition
    logic synthesis
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Szczegóły
    Tytuł:
    Synteza logiczna układu realizującego zespół funkcji przełączających z użyciem bramek XOR w strukturach CPLD
    Logic Synthesis of a multi-output switching function for CPLDs based on utilization of XOR gates
    Autorzy:
    Kania, D.
    Grabiec, W.
    Data publikacji:
    2009
    Wydawca:
    Wojskowa Akademia Techniczna im. Jarosława Dąbrowskiego
    Tematy:
    synteza logiczna
    dekompozycja
    odwzorowanie technologiczne
    logic synthesis
    decomposition
    technology mapping
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Szczegóły
    Tytuł:
    Zastosowanie wspólnego modelu automatów Mealy'ego i Moore'a do realizacji układów sekwencyjnych w układach programowalnych
    Application of the common model of Mealy and Moore finite state machines to realization of sequential circuits on programmable logic devices
    Autorzy:
    Klimowicz, A.
    Salauyou, V.
    Data publikacji:
    2012
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    automaty skończone
    synteza logiczna
    CPLD/FPGA
    finite state machines
    logic synthesis
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Szczegóły
    Tytuł:
    Synteza logiczna zespołu funkcji ukierunkowana na minimalizację liczby wykorzystywanych bloków logicznych PAL w oparciu o zmodyfikowany graf wyjść
    The Logic Synthesis of the Multi-Output Boolean Function Directed to PAL Logic Block Number Minimization Based on a Modified Graphs Nodes
    Autorzy:
    Kubica, M.
    Kania, D.
    Data publikacji:
    2011
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    synteza logiczna
    graf wyjść
    układ CPLD
    logic synthesis
    graph's nodes
    CPLD structure
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Szczegóły
    Tytuł:
    Koszt implementacji w strukturach CPLD i FPGA jako kryterium wyboru stanów przy minimalizacji automatu skończonego
    Cost of implementation in CPLD and FPGA structures as the criterion of state selection for minimization of finite state machines
    Autorzy:
    Klimowicz, A.
    Data publikacji:
    2014
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    automaty skończone
    synteza logiczna
    minimalizacja
    CPLD
    finite state machines
    logic synthesis
    minimization
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Szczegóły
    Tytuł:
    Minimalizacja automatów skończonych z uwzględnieniem ich kosztu realizacji w układach programowalnych o strukturze CPLD
    Minimization of finite state machines taking into account the cost of realization in CPLD devices
    Autorzy:
    Klimowicz, A.
    Data publikacji:
    2013
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    automaty skończone
    synteza logiczna
    minimalizacja
    CPLD
    finite state machines
    logic synthesis
    minimization
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Szczegóły
    Tytuł:
    Input Variable Partition Method in Functional Decomposition based on Shannon Expansion
    Metoda doboru zmiennych w dekompozycji funkcjonalnej bazująca na ekspansji Shannona
    Autorzy:
    Morawiecki, P.
    Rawski, M.
    Data publikacji:
    2007
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    dekompozycja funkcjonalna
    ekspansja Shannona
    synteza logiczna
    functional decomposition
    Shannon expansion
    logic synthesis
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Szczegóły
    Tytuł:
    Dynamicznie rekonfigurowalny sterownik logiczny - łatwo programowalna architektura
    Dynamically reconfigurable logic controller - architecture of improved programmability
    Autorzy:
    Milik, A.
    Data publikacji:
    2009
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    sterownik programowalny
    dynamiczna rekonfiguracja
    FPGA
    synteza logiczna
    PLC
    dynamic reconfiguration
    logic synthesis
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Szczegóły
    Tytuł:
    Rozproszony system sterowania o architekturze GALS projektowany z wykorzystaniem sieci Petriego
    Distributed control system with GALS architecture with use of Petri net
    Autorzy:
    Bukowiec, A.
    Data publikacji:
    2012
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    dekompozycja
    FPGA
    sieć Petriego
    sterownik logiczny
    synteza logiczna
    decomposition
    Petri net
    logic controller
    logic synthesis
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Szczegóły
    Tytuł:
    Badania metody minimalizacji nie w pełni określonych automatów skończonych realizowanej w oparciu o sklejanie dwóch stanów
    Experiments on the method of Mealy state machine minimization based on two-states merging
    Autorzy:
    Klimowicz, A.
    Data publikacji:
    2014
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    automat skończony
    minimalizacja liczby stanów
    synteza logiczna
    łączenie stanów
    finite state machine (FSM)
    state minimization
    logic synthesis
    state merging
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Szczegóły
    Tytuł:
    Realizacja dekodera adresów z zastosowaniem w pełni określonych funkcji boolowskich
    Address Generator Realization Using Completely-Specified Boolean Functions
    Autorzy:
    Majchrzyk, M.
    Borowik, G.
    Darakchiev, R.
    Data publikacji:
    2008
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    synteza logiczna
    generator adresu
    układy sekwencyjne
    dekompozycja
    FPGA
    pamięci wbudowane
    komórka logiczna
    logic synthesis
    Address Generator
    finite state machine
    decomposition
    embedded memories
    logic cell
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Szczegóły
    Tytuł:
    Optimization on the complementation procedure towards efficient implementation of the index generation function
    Autorzy:
    Borowik, G.
    Data publikacji:
    2018
    Wydawca:
    Uniwersytet Zielonogórski. Oficyna Wydawnicza
    Tematy:
    data reduction
    feature selection
    indiscernibility matrix
    logic synthesis
    index generation function
    redukcja danych
    selekcja cech
    synteza logiczna
    funkcja generowania indeksów
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Szczegóły
    Tytuł:
    Reprezentacja przestrzeni stanów sterownika logicznego z wykorzystaniem kodowanych diagramów decyzyjnych
    Reconfigurable Logic Controller state space representation using encoded Binary Decision Diagrams
    Autorzy:
    Bubacz, P.
    Adamski, M.
    Data publikacji:
    2007
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    1st order nonstationary measurement system
    rekonfigurowane sterowniki logiczne
    kodowanie stanów
    synteza logiczna
    weryfikacja formalna
    Ordered Binary Decision Diagram
    Reconfugurable Logic Controller
    state encoding
    logic synthesis
    formal verification
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Szczegóły
    Tytuł:
    Synteza wielowyjściowych układów logicznych prowadząca do wykorzystania wspólnych bloków logicznych
    Multi-output logic devices synthesis utilizing common logic blocks
    Autorzy:
    Opara, A.
    Kania, D.
    Data publikacji:
    2007
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    dekompozycja
    wielokorzeniowe binarne diagramy decyzyjne (BDD)
    synteza programowalnych układów logicznych
    decomposition
    shared binary decision diagrams (SBDD)
    programmable logic devices synthesis
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Szczegóły
    Tytuł:
    Transformacja rozmytej interpretowanej sieci Petriego na schemat układu logicznego
    Transformation of the fuzzy interpreted Petri net into a logic circuit
    Autorzy:
    Gniewek, L.
    Data publikacji:
    2010
    Wydawca:
    Stowarzyszenie Inżynierów i Techników Mechaników Polskich
    Tematy:
    logika rozmyta
    modelowanie
    sieci Petriego
    sterowniki logiczne
    synteza logiczna
    fuzzy logic
    modelling
    Petri nets
    logic controllers
    logical synthesis
    Dostawca treści:
    Biblioteka Nauki
    Artykuł
    Szczegóły
      Wyświetlanie 1-36 z 36

      Ta witryna wykorzystuje pliki cookies do przechowywania informacji na Twoim komputerze. Pliki cookies stosujemy w celu świadczenia usług na najwyższym poziomie, w tym w sposób dostosowany do indywidualnych potrzeb. Korzystanie z witryny bez zmiany ustawień dotyczących cookies oznacza, że będą one zamieszczane w Twoim komputerze. W każdym momencie możesz dokonać zmiany ustawień dotyczących cookies

      Prześlij opinię

      Twoje opinie są dla nas bardzo ważne i mogą być niezwykle pomocne w pokazaniu nam, gdzie możemy dokonać ulepszeń. Bylibyśmy bardzo wdzięczni za poświęcenie kilku chwil na wypełnienie krótkiego formularza.

      Formularz