Implementacja algorytmu szyfrującego AES-128 w układzie FPGA Spartan 3E z procesorami PicoBlaze

W artykule przedstawiono wyniki badań dotyczących implementacji algorytmu szyfrującego AES-128 (Advanced Encryption Standard) w układzie FPGA (Field Programmable Gate Array) Spartan 3E. Podano opis kompletnego systemu cyfrowego, który umożliwia odbiór strumienia danych przez złącze szeregowe i ich szyfrowanie. W projekcie w istotny sposób zredukowano koszt i pobór mocy mikrosystemu dzięki zastosowa-niu układu Spartan 3E z dwoma procesorami PicoBlaze. Przedstawiono wyniki badań eksperymentalnych zaimplementowanego algorytmu pod kątem szybkości przetwarzania strumienia danych.

In this paper we present implementation of the AES-128 (Advanced Encryption Standard ) ciphering algorithm in FPGA (Field Programmable Gate Array) Spartan 3E device. The complete digital microsystem is described, which receives a data stream by serial interface, and performs real-time encryption using the AES-128 ciphering algorithm. An important feature of the developed microsystem is significantly reduced size and power dissipation of the device. It has been obtained by optimized architecture of the encryption scheme, using look-up-tables and two PicoBlaze cores. Results of experimental tests focused on the maximum data throughput are also presented.