Implementacja współbieżnych algorytmów sterowania w reprogramowalnych sterownikach logicznych

W artykule omówiono metodologię bezpośredniego odwzorowania sieci Petriego opisującej algorytm sterowania, równoważnej grafowi SFC (Sequential Function Chart), w strukturze reprogramowalnego sterownika logicznego, realizowanego z wykorzystaniem układów typu FPGA i CPLD. Wskazano na rolę języków HDL (VHDL i Verilog) w modelowaniu i syntezie rozpatrywanej klasy układów.

In the paper, a method of direct mapping of Petri net describing logic controllers, or equivalent Sequential Function Chart (SFC), into a structure of reprogrammable logic controller realized by means of programmable logic (FPGA and CPLD), is presented. In addition, using of HDLs in modeling and synthesis of considered circuits is discussed.