- Tytuł:
-
Implementacja w strukturach CPLD/FPGA komparatorów hierarchicznych z wykorzystaniem równoległo-szeregowej metody syntezy
Implementation of hierarchical comparators with the use of the parallel-serial synthesis method in CPLD/FPGA structures - Autorzy:
-
Salauyou, V.
Gruszewski, M. - Data publikacji:
- 2014
- Wydawca:
- Stowarzyszenie Inżynierów i Techników Mechaników Polskich
- Tematy:
-
komparator binarny
język Verilog
komparator o strukturze hierarchicznej
równoległo-szeregowa metoda syntezy
funkcja lpm_compare
struktury CPLD/FPGA
binary comparator
Verilog language
hierarchical comparator
parallel-serial synthesis method
lpm_compare function
CPLD/FPGA
structures - Dostawca treści:
- Biblioteka Nauki
Artykuł